致我們尋找的優秀的你
碩士及博士 | 2人 | 上海
1. 對常見模塊如Decimation Filter、Async FIFO、SPI、UART等，采用Verilog\VHDL進行設計、仿真、驗證及物理實現；
2. FPGA 上的原型系統驗證以及調試；
3. 協助數字后端工程師完成RTL2GDS的交付過程。
1. 碩士或博士畢業，電子或微電子相關專業；
2. 熟悉Verilog、VHDL等RTL語言及數字模塊的設計方法； 熟悉數字驗證方法學及SystemVerilog/SystemC等語言；
3. 熟悉EDA數字設計工具，如VCS、Verdi等；
4. FPGA 的上手經驗；
5. 熟悉tcl、python、perl等腳本開發的優先考慮；
6. 對DC、ICC2、FM、STAR等后端設計工具有一定了解的加分。
面議；優秀者可加入公司長期激勵計劃中。
contactus@cyzur.com
中國上海市浦東新區亮秀路112號Y1座
021-51838983
曦成官方微信公眾號
